在国产EDA创业海潮中出现出了良多EDA新锐，不外比拟于同时代创建的偕行，合见工软建立之初对准的就是年夜范围数字芯片计划这个难啃的骨头，其目的是供给从芯片级EDA、高机能接口IP、体系级跟封装计划的全流程体系级计划处理计划，辅助客户实现计划流程的主动化跟高效化。除了计划东西外，合见工软还供给计划效劳跟技巧支撑，为客户供给一站式、全方位的体系级计划效劳，下降客户的计划本钱跟危险。本文援用地点：建立四年来，合见工软努力于为年夜芯片跟十分庞杂的SOC体系计划供给全流程处理计划，涵盖了数字验证的全流程、数字实现DFT全流程及体系级的处理计划，以及高机能的接口IP。在数字验证方面，最新一代的硬件仿真平台UVHP（UniVista Hyperscale Emulator），供给数据核心级全场景超年夜容量硬件仿真减速验证，支撑年夜范围集成电路计划的验证需要；新一代单体系原型验证平台PD-AS，支撑疾速芯片原型验证，收缩计划周期。可测性计划（DFT）全流程平台UniVista Tespert，集成高效缺点诊断东西跟存储单位内建自测试软件，进步测试设置的效力跟牢靠性。电子体系计划平台UniVista Archer供给一体化PCB计划情况跟板级体系电路道理计划输入情况，满意庞杂的电子体系计划需要。在接口IP方面，UCIe IP、HBM3/E IP、DDR5 IP、LPDDR5 IP、RDMA IP等高速接口IP支撑智算时期的高速互联需要。据合见工软副总裁吴晓忠先容，合见工软的产物普遍利用于高机能盘算（HPC）、人工智能（AI）、存储、5G通讯、GPU、汽车电子等多个范畴。现在合见的产物技巧曾经取得海内超越200家客户的承认跟安排，特殊是在一些头部企业团体装机容量曾经超越国际当先企业。在高速接口IP方面合见工软的IP在海内的年夜算力的超算跟智算芯片上均取得现实利用。针对庞杂年夜算力芯片计划的EDA东西，吴晓钟先容UVHP作为海内首个基于数据核心的硬件仿真减速平台，其容量从1.6亿门能够单体系扩大到460亿门，这跟业界最年夜容量的硬件仿真器是齐平的状况。别的合见工软海内开创的主动化时序驱动编译宰割软件，能够带来机能上的年夜幅晋升，乃至可到达两三倍以上。硬件仿真体系的接口处理计划上，合见工软既支撑SA速度适配计划，也支撑transaction虚构接口计划，两种计划联合能够供给给用户更年夜的机动度，比方能够抉择纯硬件的IassICE（in circuit emulation）计划，也能够抉择虚构的计划，虚构计划的利益能够随时停上去，随时看旌旗灯号而不必跑试验室。别的，合见工软供给了十分丰盛的调试手腕，包括降速当前全波形的可见，也包括就义一些容量获取一些功效的疾速可见，别的合见工软在场景存储跟复现（Replay）上做了良多尽力，确保客户在合见工软的硬件仿真平台的应用休会基础对标三各人的国际当先产物。特殊的，合见工软另有一个虚构原型平台，硬件仿真器跟虚构原型平台能够多态组合，一局部放在硬件仿真器外面，一局部放在原型平台上，而且虚构原型平台还支撑接口的虚构原型，比方可在硬件仿真平台实现算力芯片、算力卡的多卡组网测试。2024年最受存眷的可能就是怎样助力国产年夜算力芯片计划冲破层层限度，吴晓忠表现，假如在国产成熟工艺长进行计划，在无限面积上做年夜算力能够经由过程DFT诊断来晋升芯片良率，基于此合见工软的DFT全流程平台；其次合见工软在体系级层面的PCB东西是支撑百万Pin级别，现在曾经有客户在这方面获得了十分不错的后果。第三，合见工软在做IP的时间充足斟酌到了年夜芯片外部处理存储跟互连成绩比方HBM跟RDMA IP，别的在多芯粒互联Chiplet中，合见工软的UCIe IP曾经有良多客户胜利落地。AI+EDA同样是个十分存在存眷度的话题，作为国产EDA的代表厂商，吴晓奸佞言合见工软从客岁开端，在这方面做了良多的探究跟研讨，当初合见有一个在研的AI助手产物，在跟海内的头部企业做测试，团体出来的后果仍是不错的，也会在近期内宣布。这个产物就是用天然言语的方法，天生响应的计划跟测试向量，而且在天生计划的时间，咱们能够工资给一些领导，比方功耗优先、面积优先、机能优先等等。谈及EDA的将来，吴晓忠看到良多海内计划厂商急切须要处理比方从芯片到体系如许的穿插技巧范畴的冲破，须要从制作端，即须要EDA厂商可能将体系级东西用到芯片计划，比方3D-IC封装。亦或是架构端，在芯片系统架构软硬分别上供给响应的虚构原型计划等。详细到合见工软，吴晓忠表现，合见是专一做数字年夜芯片的EDA东西及IP产物，是现在国产替换的要害聚核心，现在合见曾经在数字验证全流程上片面安排并宣布产物，将来也将持续尽力，疾速把产物线翻新扩大，对效劳海内的做年夜芯片的公司来讲，不论是从IP仍是体系级计划、仍是数字EDA，合见盼望能多尽一份力，尽早处理洽商的成绩。 申明：新浪网独家稿件，未经受权制止转载。 -->